大家好，小太来为大家解答以上问题。quartus怎么用，QuartusII创建工程及编译过程的使用方法这个很多人还不知道，现在让我们一起来看看吧！
Quartusii是FPGA、CPLD和结构化ASIC设计的最佳设计软件。软件支持Altera新的系统级集成工具Qsys，实现了对StratixVFPGA系列的扩展支持，采用增强调试方案，加快电路板开发速度。本教程展示了如何使用QuartusII创建项目，创建源文件，综合编译，模拟时序，下载一系列操作步骤。它展示了一个完整的开发过程，供您参考。
Quartusii(PLD/FPGA开发软件)15.0.0.145免费特别版(附破解激活注册机教程)
类型：CAD尺寸：20.28GB语言：英文软件时间：2017年7月17日查看详情
Quartusii(PLD/FPGA开发软件)13.0免费特别版(带注册机)
类型：CAD尺寸：1.66GB语言：英文软件时间：2017年3月31日查看详情
Quartusii11.0特别版(FPGA设计软件)，包含详细的安装步骤
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一、QuartusII创建工程：
1.双击打开QuartusII软件，选择file-----NewProjectWizard。
2.弹出以下窗口。此窗口介绍创建项目时要执行的设置。点击next。
3.设置项目存放路径、工程名称和实体名，然后单击next。
4.将源文件添加到项目中。如果有源文件，浏览文件并点击add。如果没有源文件，直接点击next。
5.选择所用芯片的类型和系列，以及特定芯片的封装、引脚号和型号。然后next
6.选择第三方工具，不用的话直接next。
7.列出整个项目的大纲。如果有任何设置错误，请点击back重新设置。如果没有错误，请点击finish。
8.选择file-----new，弹出如下窗口。然后选择blockdiagram/SchematicFile，点击OK。
9.选择工具symboltool。
10.绘制如下示意图。这里只是一个演示操作。具体编程请参考相关书籍。原理图便于验证、下载程序和测量相应的关断引脚电压。看看有没有用。
11.选择assignment-----setting，编译前设置相关选项。
12.选择devicedeviceandpinoptions.......。
13.选择general，从options中选择enableJTAGBSTsupport:
14.在configuration中选择组态设备和编程方法，在编程中选择输出生成下载文件格式，在unusedpins中选择空闲管脚状态。
15.选择process-------startcompilation进行编译。
17.下图是编译过程中显示的图片。
编译成功后，窗口中会显示010%，flowsummary。
二、successful
18.选择以下步骤进行时序仿真。
点击file-------new，选择otherfiles。
19.选择vectorwaveformfile。
(这一步很重要)设置模拟时间。
20.选择edit，endtime。
21.保存波形文件，点击10us，文件名保存为fie------saveas。
22.点击CPLDtest.vmf。
将端口信号添加到波形编辑器
23.点击view-----utilitywindows------nodefinder。
24.将端口信号拖到波形编辑器窗口。
25.选择list。
点击assignment----setting选择波形模拟文件。
点击simulationsetting，选择simulatingverification进行毛刺检测。
26.开始模拟并单击glitchdetection1ns。
27.选择processin---startsimulation以观察模拟结果。
三、processing-----simulationreport
28.选择以下为下载设置。
29.从assignment---assignmenteditor中选择category，
为端口号选择相应的pin。选择引脚4和引脚5。如果下载成功，测量这两个引脚应该有一个高电平和一个低电平。
30.选择pin。
从tool-----programmer中选择mode。如果没有下载文件，手动选择JTAG选择addfile....文件。
31选择程序员
点击CPLDtest.pof.在弹出的对话框中，选择HadwareSetup，点击usbblaster。
32.检查相应的配置选项，然后单击close开始下载程序。
33.当进度条显示为100%时，下载完成。0%到100%。这次下载花了25秒。如果进度条在几秒钟内达到100%，这意味着下载不成功。最后用万用表测量芯片引脚(4号高电平，5号低电平)。验证该程序确实下载了start
本文到此结束，希望对大家有所帮助。
